Cómo prevenir el aliasing de PID en un PLC usando la teoría de Nyquist y la simulación del tiempo de ciclo

Para prevenir el aliasing de PID en el control de procesos mediante PLC, el controlador debe muestrear la variable de proceso con la suficiente rapidez en relación con la frecuencia más alta significativa del proceso. Si el tiempo de ciclo es demasiado lento, el PLC puede representar erróneamente el comportamiento del proceso, corromper la acción derivativa e integral, y desestabilizar el lazo, a menos que se utilice una programación de tareas periódicas deterministas.

La inestabilidad del PID no siempre es un problema de sintonización. A veces, el lazo está sintonizado razonablemente, pero el controlador está muestreando la realidad demasiado lento para representarla correctamente.

Esa distinción es importante porque un PLC es un sistema de tiempo discreto, no un observador continuo. Solo conoce el proceso en cada ciclo (scan), y todo lo que ocurre entre ciclos es invisible para el algoritmo. En la práctica, esto significa que un lazo puede comportarse bien en una prueba de software rápida y luego fallar en un controlador cargado donde el tiempo de ciclo ha aumentado por deriva. El código no se volvió incorrecto; las suposiciones de muestreo sí.

Durante las pruebas de referencia internas en el entorno de simulación OLLA Lab, aumentar el tiempo de ciclo virtual del PLC de 10 ms a 50 ms en un escenario de control de presión de alta velocidad, manteniendo constantes la dinámica del proceso y la sintonización, produjo un aumento del 42% en el error integral acumulado antes de la pérdida de una regulación estable. [Metodología: n=12 ejecuciones repetidas de una tarea de lazo de presión, comparador base = condición de ciclo de 10 ms, ventana de tiempo = 90 segundos por ejecución.] Esto respalda un punto limitado: la degradación del tiempo de ciclo por sí sola puede desestabilizar materialmente un lazo rápido. No prueba un umbral de falla universal para todas las aplicaciones PID.

El teorema de muestreo de Nyquist-Shannon establece que un sistema muestreado debe muestrear al menos al doble de velocidad que el componente de frecuencia más alto que necesita representar. En forma compacta:

f_s ≥ 2 f_max

Donde:

• f_s = frecuencia de muestreo
• f_max = frecuencia de señal relevante más alta

En el control de procesos mediante PLC, la traducción práctica es directa: la tasa de ciclo (scan rate) funciona como tasa de muestreo para cualquier lógica que lea la variable de proceso, calcule la acción de control y actualice la salida.

Si una señal de presión contiene variaciones significativas a 10 Hz, un PLC debe muestrear al menos a 20 Hz, o cada 50 ms, solo para evitar el aliasing formal. Para un rendimiento de control utilizable, los ingenieros suelen requerir una ejecución sustancialmente más rápida que el mínimo de Nyquist. La detección no es lo mismo que la calidad del control.

¿Por qué es importante esto para un lazo PID?

Un lazo PID asume que la variable de proceso muestreada es una representación utilizable del proceso real. Si el intervalo de muestreo es demasiado grande:

• se pueden perder picos,
• la frecuencia de oscilación aparente puede distorsionarse,
• la acción derivativa puede responder a pendientes falsas,
• la acción integral puede acumular error frente a un estado de proceso mal leído.

El resultado no es solo un control ruidoso. Puede ser un control matemáticamente incorrecto.

Síntomas comunes de aliasing en lazos PID basados en PLC

- Frecuencias fantasma: La variable de proceso parece oscilar a una frecuencia menor de la que realmente contiene el proceso físico. - Acción derivativa errática: La tasa de cambio calculada presenta picos porque el controlador conecta puntos de muestra dispersos con la pendiente incorrecta. - Chatter (vibración) del actuador: Válvulas, compuertas o variadores reaccionan a la distorsión muestreada en lugar del comportamiento real del proceso. - Ciclos de resintonización inexplicables: Los ingenieros siguen cambiando las ganancias cuando el problema subyacente es la temporización de la ejecución, no la agresividad del controlador.

Un lazo que parece misteriosamente temperamental a menudo está simplemente submuestreado.

Un PLC muestrea el proceso a través de su ciclo de ejecución. En el modelo estándar, ese ciclo es:

1. Leer entradas
2. Ejecutar lógica
3. Escribir salidas

Ese ciclo define el intervalo de muestreo efectivo del controlador para la lógica de control que se ejecuta en su interior. Si el tiempo de ciclo es de 20 ms, entonces el lazo está muestreando efectivamente a 50 Hz. Si el tiempo de ciclo deriva a 80 ms bajo carga de CPU, la tasa de muestreo efectiva cae a 12.5 Hz.

Es por esto que el tiempo de ciclo no es un detalle de mantenimiento. Es parte del diseño de control.

¿Por qué importa la deriva del tiempo de ciclo?

El tiempo de ciclo rara vez es fijo en una tarea principal continua. Cambia con:

• peldaños de lógica ladder añadidos,
• sobrecarga de comunicaciones,
• sondeo (polling) de HMI,
• registro de datos,
• gestión de alarmas,
• tareas de movimiento o secuenciación,
• diagnósticos en segundo plano.

Un lazo que se comportaba bien durante la puesta en marcha inicial puede degradarse más tarde cuando el proyecto crece. Ese es un patrón común en campo: la lógica de la Fase 1 es limpia, la lógica de la Fase 3 está completa, y la CPU se convierte silenciosamente en parte del problema.

Ejecución de barrido continuo frente a tarea periódica

IEC 61131-3 admite modelos de tareas que distinguen entre ejecución continua y ejecución periódica programada. Para PID de alta velocidad, esa distinción no es estilística. Es arquitectónica.

Una llamada PID colocada en una tarea continua principal puede ejecutarse con un Δt variable que cambia con la carga total del programa. La misma llamada PID colocada en una tarea periódica de 10 ms puede ejecutarse con un Δt determinista para el cálculo integral y derivativo.

La línea de código puede parecer idéntica. El contexto de ejecución no lo es. En el trabajo de control, una lógica idéntica en la tarea incorrecta sigue siendo incorrecta.

El término derivativo es el más vulnerable porque depende directamente de la tasa de cambio:

D ∝ Δe / Δt

Donde:

• Δe = cambio en el error
• Δt = tiempo transcurrido entre muestras

Si Δt es demasiado grande, generalmente aparecen uno de estos dos fallos:

1. El controlador pierde el cambio real por completo. Ocurre una perturbación rápida entre ciclos y el término derivativo nunca ve su estructura real.
2. El controlador interpreta muestras dispersas como una pendiente artificial pronunciada. El proceso cambió gradualmente en tiempo real, pero el PLC solo ve dos puntos distantes y calcula una gran derivada aparente.

De cualquier manera, la acción derivativa se vuelve poco confiable. Es por eso que muchos profesionales dicen que "la D significa peligro" en lazos ruidosos o mal muestreados.

¿Qué sucede con la salida de control?

Cuando la acción derivativa amplifica un artefacto de error muestreado, la variable de control puede:

• dispararse hacia la saturación,
• invertir la dirección de forma demasiado agresiva,
• excitar la oscilación en lugar de amortiguarla,
• forzar al término integral a un comportamiento de recuperación a posteriori.

El lazo parece mal sintonizado incluso cuando las constantes de sintonización eran razonables para un sistema correctamente muestreado.

¿El tiempo de ciclo lento también afecta a la acción integral?

Sí. La acción integral es menos llamativa, pero a menudo igual de dañina con el tiempo.

Si el controlador muestrea demasiado lento, el término integral acumula error sobre una representación distorsionada del proceso. Eso puede producir:

• corrección retrasada,
• sobreimpulso (overshoot) tras una percepción de tiempo muerto prolongado,
• windup (saturación integral) durante la saturación del actuador,
• recuperación lenta tras perturbaciones.

La derivada suele fallar primero de forma visible. La integral a menudo deja el problema de recuperación más largo.

La tarea continua principal es conveniente, pero la conveniencia no es lo mismo que el determinismo. Los lazos de alta velocidad necesitan un intervalo de ejecución fijo y conocido para que las suposiciones de tiempo internas del controlador sigan siendo válidas.

Un algoritmo PID no solo evalúa la magnitud del error. Evalúa el error a lo largo del tiempo. Si esa base de tiempo cambia de un ciclo a otro, tanto los cálculos integrales como los derivativos se vuelven inconsistentes.

¿Qué resuelve la programación periódica determinista?

Una tarea periódica mejora la fiabilidad del control al proporcionar:

• un Δt fijo para la ejecución del PID,
• temporización predecible para las actualizaciones del lazo,
• sensibilidad reducida al crecimiento del programa no relacionado,
• separación más limpia entre el control rápido y la lógica de mantenimiento más lenta.

Esta es la distinción operativa:

- Barrido continuo: temporización variable, amplia conveniencia, determinismo débil - Tarea periódica: temporización fija, propósito más estrecho, mayor integridad de control

Para lazos rápidos, "generalmente se ejecuta lo suficientemente a menudo" no es una estrategia de control.

¿Qué debe colocarse en tareas periódicas?

Como patrón de ingeniería general, las tareas periódicas son apropiadas para:

• lazos PID de alta velocidad,
• acondicionamiento analógico rápido,
• secuenciación crítica con suposiciones de tiempo estrictas,
• lógica de control adyacente al movimiento,
• detección de fallos sensible al tiempo.

La lógica menos crítica en cuanto a tiempo puede permanecer en tareas más lentas o continuas:

• informes,
• alarmas no críticas,
• gestión de recetas,
• soporte HMI,
• intercambio con historiadores.

El punto no es hacer que todo sea rápido. El punto es hacer que las cosas correctas sean deterministas.

El aliasing de PID a menudo se presenta como un problema de sintonización, pero las pistas suelen estar relacionadas con la temporización. El lazo puede parecer estable en un entorno e inestable en otro sin ningún cambio significativo en la física del proceso.

Indicadores de campo que apuntan a fallos de muestreo en lugar de malas ganancias

• El lazo se comporta bien en pruebas fuera de línea pero falla en el PLC de producción bajo carga completa del programa.
• La frecuencia de oscilación en la tendencia no coincide con lo que sugieren la instrumentación o el conocimiento del proceso.
• La acción derivativa se vuelve errática después de añadir lógica, comunicaciones o funciones de visualización adicionales.
• La resintonización ayuda brevemente, luego la inestabilidad regresa a medida que cambia la carga del controlador.
• La tendencia de la variable de proceso parece escalonada o inusualmente dispersa en relación con la velocidad conocida del proceso.

Una corrección útil a un concepto erróneo común

El aliasing no es lo mismo que el ruido eléctrico ordinario. El ruido es contenido de señal no deseado. El aliasing es un artefacto de muestreo creado cuando el controlador observa una señal demasiado lentamente. El filtrado puede ayudar con el ruido. No deroga la teoría del muestreo.

Una planta real es un mal lugar para fabricar fallos de temporización a propósito. Sobrecargar deliberadamente un controlador conectado a equipos de presión, flujo, temperatura o dosificación química no es un método de validación serio.

Aquí es donde OLLA Lab se vuelve operativamente útil.

En OLLA Lab, los ingenieros pueden construir lógica ladder, ejecutarla en simulación, observar estados de E/S y variables en vivo, y validar el comportamiento frente a un escenario de gemelo digital mientras cambian la velocidad de ejecución virtual del PLC. En el flujo de trabajo de aliasing por tiempo de ciclo, la simulación física mantiene una alta fidelidad mientras el usuario estrangula intencionalmente el intervalo de ciclo del controlador para observar cuándo se degrada la calidad del control.

Para qué sirve el control deslizante de tiempo de ciclo (Scan Time Slider)

El Scan Time Slider se entiende mejor como una herramienta de inyección de fallos controlada para suposiciones de temporización. Permite al usuario:

• mantener constantes las dinámicas del proceso,
• mantener constantes las constantes de sintonización,
• variar el tiempo de ciclo virtual del PLC,
• observar cuándo la representación muestreada diverge del proceso simulado,
• comparar el estado del ladder, el estado de E/S y la respuesta del equipo bajo una temporización degradada.

Esa es una afirmación de producto limitada, no universal. OLLA Lab no certifica la competencia en campo ni reemplaza la puesta en marcha en sitio. Proporciona un entorno de riesgo contenido para ensayar tareas de validación de alto riesgo que pueden ser costosas o inseguras de realizar en equipos reales.

### Definición operativa: validación de gemelo digital

En este contexto, validación de gemelo digital significa probar la lógica de control contra un modelo de equipo simulado realista mientras se observa si las acciones de control comandadas, las transiciones de E/S y los cambios en el estado del proceso siguen siendo causalmente consistentes bajo condiciones normales y de fallo.

Un ejercicio de aliasing útil debe aislar la temporización como la variable independiente. Si la sintonización, el modelo de proceso y el perfil de perturbación cambian a la vez, el resultado se vuelve anecdótico en lugar de diagnóstico.

Secuencia de prueba recomendada

6. Observe y registre lo siguiente:

• tendencia de la variable de proceso,
• respuesta de la variable de control,
• picos derivativos,
• acumulación integral,
• vibración (chatter) o saturación del actuador,
• desajuste entre el estado del equipo y la expectativa del controlador.

1. Seleccione un escenario de proceso de respuesta rápida. Los lazos de presión, flujo o térmicos de baja inercia son mejores demostraciones que los ejemplos lentos de nivel de tanque.
2. Construya o cargue la lógica ladder PID. Mantenga la estructura de control fija en todas las ejecuciones.
3. Defina la condición base. Comience con un tiempo de ciclo rápido, como 5 ms o 10 ms, y registre el comportamiento estable.
4. Inyecte una perturbación repetible. Utilice el mismo paso de consigna, cambio de carga o alteración del proceso para cada ejecución.
5. Aumente el tiempo de ciclo incrementalmente. Muévase de 10 ms a 20 ms, 50 ms, 100 ms y más allá mientras mantiene constantes otras condiciones.
6. Mueva el lazo a un modelo de tarea periódica si está disponible en el diseño del ejercicio. Compare el comportamiento de ciclo variable frente a la ejecución determinista.

¿Qué debe buscar?

Busque el punto donde el controlador deja de representar el proceso fielmente. Ese umbral puede aparecer como:

• reconocimiento retrasado de perturbaciones,
• falsa oscilación de baja frecuencia,
• salida derivativa inestable,
• sobreimpulso que estaba ausente en ciclos más rápidos,
• comportamiento de recuperación que se vuelve inconsistente entre ejecuciones idénticas.

La lección útil no es que lo lento sea siempre malo. La lección útil es qué dinámicas de proceso requieren qué disciplina de ejecución.

"Simulation-Ready" no debería significar simplemente estar familiarizado con un editor de ladder.

Operativamente, un ingeniero Simulation-Ready puede:

• probar qué significa "correcto" antes del despliegue,
• observar el estado del proceso y del controlador juntos,
• diagnosticar modos de fallo relacionados con la temporización,
• inyectar fallos sin perder la trazabilidad causal,
• revisar la lógica basada en evidencia,
• mostrar por qué la lógica revisada es más robusta.

Para el trabajo PID, el comportamiento Simulation-Ready incluye verificar que:

• las suposiciones de temporización del lazo sean explícitas,
• la tasa de ciclo sea apropiada para las dinámicas del proceso,
• no se confíe en la acción derivativa con datos submuestreados,
• se utilice la programación de tareas periódicas donde el determinismo importa,
• la respuesta ante fallos siga siendo coherente cuando la temporización se degrada.

Un portafolio de control creíble es un cuerpo compacto de evidencia de ingeniería, no una carpeta de tendencias atractivas sin argumentos adjuntos.

Utilice esta estructura:

Establezca criterios de aceptación medibles: tiempo de establecimiento, sobreimpulso, error de estado estacionario, límites del actuador, comportamiento de alarmas y respuesta ante fallos.

Explique qué cambió: programación de tareas, filtrado, ajuste de ganancia, lógica anti-windup, manejo de derivadas o comportamiento de enclavamientos.

1. Descripción del sistema Defina el proceso, actuador, sensor, tasa de tarea y objetivo de control.
2. Definición operativa de "correcto"
3. Lógica ladder y estado del equipo simulado Muestre la lógica de control junto con el comportamiento de la máquina o proceso simulado que pretende gobernar.
4. El caso de fallo inyectado Documente el fallo de temporización, perturbación, anomalía del sensor o condición de carga de CPU introducida.
5. La revisión realizada
6. Lecciones aprendidas Indique qué reveló el fallo y qué regla de diseño se deriva ahora de ello.

Este formato es más fuerte que una galería de capturas de pantalla porque preserva la causalidad.

La relación entre la tasa de muestreo y la fidelidad de la señal es fundamental en la teoría de control digital, no una idea específica de un producto. El muestreo de Nyquist-Shannon sigue siendo la base matemática relevante para comprender el aliasing en sistemas muestreados.

IEC 61131-3 proporciona el marco de programación y estructuración de tareas dentro del cual se implementa la temporización de ejecución del PLC. Para aplicaciones relacionadas con la seguridad y de alta consecuencia, la disciplina más amplia del comportamiento determinista, la validación y la respuesta ante fallos acotada es consistente con las expectativas de ingeniería que se encuentran en IEC 61508 y la práctica de seguridad funcional relacionada. Esos estándares no se reducen a "ejecutar PID rápido", pero refuerzan un punto mayor: las suposiciones de temporización deben ser explícitas, justificadas y validadas.

La validación basada en simulación también está bien respaldada en la literatura industrial y de control, especialmente donde las pruebas en sistemas reales están limitadas por seguridad, costo o continuidad operativa. La fidelidad exacta requerida depende de la tarea. Para el comportamiento del lazo sensible a la temporización, la simulación solo se vuelve útil cuando preserva la relación causal entre el cambio del proceso, la ejecución del controlador y la respuesta de salida.

El aliasing de PID es un fallo de muestreo antes de ser un fallo de sintonización. Si el PLC no muestrea el proceso lo suficientemente rápido, el controlador está resolviendo el problema equivocado con una confianza injustificada.

El remedio práctico es igualmente claro:

• ajuste la tasa de ciclo a las dinámicas del proceso,
• evite colocar lazos PID rápidos en barridos continuos de tiempo variable,
• utilice la programación de tareas periódicas deterministas,
• valide las suposiciones de temporización en simulación antes de tocar el equipo real.

OLLA Lab encaja en ese flujo de trabajo como un entorno de validación acotado. Permite a los ingenieros ensayar la parte que las plantas reales están menos interesadas en donar con fines educativos: el fallo controlado.

- Descripción general del teorema de muestreo de Nyquist-Shannon (Encyclopaedia Britannica) - Lenguajes de controlador programable IEC 61131-3 (descripción general) - Åström & Murray, Feedback Systems (texto en línea gratuito) - Skogestad (2003) Reglas simples de sintonización analítica de PID00062-8) - Recursos de ISA para control de procesos y PID