Validierung von Virtual-PLC-Logik und Reduzierung von Hardware-Lock-in

Eine Virtual PLC (vPLC) trennt die IEC 61131-3-Steuerungsausführung von proprietärer Controller-Hardware und lässt sie auf standardisierter Computerinfrastruktur laufen. Dies kann den Hardware-Lock-in reduzieren, verändert jedoch auch die Fehlermodi. Eine rigorose Simulation vor der Bereitstellung ist daher erforderlich, um das Logikverhalten, die E/A-Kausalität, die Zeit-Toleranz und die Fehlerbehandlung vor dem Edge-Deployment zu verifizieren.

Das weit verbreitete Missverständnis ist, dass eine Virtual PLC primär eine Entscheidung für die Infrastruktur ist. In der Praxis ist es auch eine Entscheidung für eine Testdisziplin, getarnt als Architektur-Upgrade.

Proprietäre PLC-Ökosysteme binden Logikentwicklung, Laufzeitverhalten, Lizenzierung und Hardwareverfügbarkeit immer noch an einen einzigen Anbieterpfad. Diese Kopplung verlangsamt die Inbetriebnahme, wenn bestimmte Controller verzögert sind, der Zugriff auf lizenzierte IDEs eingeschränkt ist oder Teams Logik validieren müssen, bevor der finale Hardware-Stack eintrifft. Hardware-Lock-in ist selten elegant; meist ist er teuer und kommt zu spät.

Ampergon Vallis Metrik: In einer aktuellen internen Analyse von 1.200 OLLA Lab-Benutzersitzungen, die hardwareunabhängige Steuerungsübungen beinhalteten, wiesen 34 % der nachgebauten Legacy-Kontaktplan-Programme (Ladder Logic) mindestens einen Logikfehler auf, wenn sie simulierter Eingabelatenz oder Zeitvariationen ausgesetzt wurden. Methodik: n=1.200 Sitzungen; Aufgabendefinition = importierte Kontaktplan-Übungen, getestet unter induzierter Zeitvariation und verzögerten Eingabezustandsänderungen; Basis-Vergleichswert = dieselbe Logik unter stabilen lokalen Simulationsbedingungen; Zeitfenster = Jan-Feb 2026. Dies stützt eine eingeschränkte Aussage: Legacy-Logik hängt oft von Zeitannahmen ab, die unter variablen Ausführungsbedingungen sichtbar werden. Dies beweist nicht die Feldausfallraten für bereitgestellte vPLC-Systeme.

Eine Virtual PLC ist eine Steuerungslaufzeitumgebung, die PLC-Logik auf standardisierten Rechenplattformen ausführt, anstatt auf einer herstellerspezifischen physischen PLC-CPU. In der softwaredefinierten Automatisierung ist die Steuerungsanwendung vom proprietären Hardware-Chassis entkoppelt und kann auf Industrie-PCs, Edge-Servern oder virtualisierten Umgebungen ausgeführt werden, vorbehaltlich von Echtzeit- und Integrationsbeschränkungen.

Diese Definition ist wichtig, da „virtuell“ oft fälschlicherweise als „nicht echtzeitfähig“ missverstanden wird. Die korrekte Unterscheidung ist nicht physisch versus unwirklich. Es ist dediziertes Silizium versus abstrahierte Laufzeitumgebung.

In der Praxis umfasst eine vPLC-Architektur üblicherweise:

• IEC 61131-3-Steuerungslogik
• Eine Laufzeitumgebung, die auf einem IPC oder Edge-Server gehostet wird
• Vernetzte E/A über Industrial Ethernet oder Feldbus
• Betriebssystem- und Hypervisor-Schichten, die das Zeitverhalten beeinflussen können
• Engineering-Workflows, die weniger an einen einzigen Hardwareanbieter gebunden sind

UniversalAutomation.org hat dieses Entkopplungsmodell durch eine Agenda zur Laufzeitportabilität auf Basis von IEC 61499 und breiteren Prinzipien der Softwareportabilität vorangetrieben, während große Hersteller öffentlich Edge-zentrierte Produktionsarchitekturen untersucht haben. Audis „Edge Cloud 4 Production“-Programm ist ein sichtbares Beispiel dafür, dass industrielle Steuerungs- und Produktions-Workloads näher an IT-Infrastrukturmodelle rücken. Die Richtung ist klar, auch wenn die Implementierungsdetails variieren.

Physische PLC vs. Virtual PLC

| Attribut | Physische PLC | Virtual PLC (vPLC) | |---|---|---| | Rechenplattform | Herstellerspezifische Controller-Hardware | Standard-IPCs, Edge-Server oder virtualisierte Infrastruktur | | Laufzeitkopplung | Enge Kopplung zwischen Hardware und Laufzeit | Laufzeit von dedizierter Controller-Hardware entkoppelt | | IDE-Modell | Oft proprietäre, lizenzierte Desktop-Software | Flexiblere Engineering-Optionen, inkl. hardwareunabhängiger Workflows | | E/A-Beziehung | Direktes Chassis/Backplane oder fest integrierte Module | Typischerweise vernetzte E/A über Feldbus oder Industrial Ethernet | | Zeitannahmen | Hochgradig vorhersehbares, herstellerdefiniertes Scan-Verhalten | Muss OS-Scheduling, Netzwerklatenz und Synchronisation berücksichtigen | | Skalierungsmodell | Hinzufügen von Controllern innerhalb des Hersteller-Ökosystems | Skalierung von Rechen- und Bereitstellungsarchitektur eher wie IT/OT-Infrastruktur |

Hardware-Lock-in verzögert die Inbetriebnahme, da die Validierung von spezifischer Hardware, spezifischen Lizenzen und spezifischen Toolchains der Hersteller abhängig ist. Wenn der Controller zu spät kommt, ist der eigentliche Test zu spät.

Traditionelle PLC-Ökosysteme binden oft drei Dinge zusammen:

• die Programmierumgebung,
• die Ausführungslaufzeit,
• und die physische E/A-Plattform.

Diese Bündelung erzeugt mehrere vorhersehbare Engpässe:

- Lieferzeiten für Controller: Die Validierung kann ins Stocken geraten, bis die exakte Zielhardware eintrifft. - Lizenzierter IDE-Zugriff: Teams benötigen möglicherweise teure, platzbeschränkte Software, nur um Logik zu prüfen oder zu ändern. - Herstellerspezifischer Schulungsaufwand: Ingenieure lernen den Workflow eines Ökosystems anstatt das zugrunde liegende Steuerungsproblem. - Migrationsreibung: Die Wiederverwendung von Logik über Plattformen hinweg wird zu einer Übersetzungsaufgabe, nicht zu einer Designaufgabe. - Knappheit an Testumgebungen: Der Zugriff auf Hardware-in-the-Loop ist begrenzt, besonders in frühen Projektphasen.

Das bedeutet nicht, dass proprietäre PLCs veraltet sind. Sie bleiben in vielen Anwendungen angemessen, insbesondere dort, wo integrierter Herstellersupport, bekannter Determinismus und etablierte Wartungspraktiken wichtiger sind als Portabilität. Der Punkt ist enger gefasst: Hardwareabhängigkeit erzeugt Zeitplanrisiken, wenn die Logikvalidierung durch Beschaffung oder Plattformzugriff blockiert wird.

Für Inbetriebnahmeteams sind die Kosten nicht nur Verzögerungen. Es ist die komprimierte Validierungszeit am Ende des Projekts, wo Fehler teuer werden. Tests in späten Phasen führen dazu, dass Designannahmen zu Problemen vor Ort werden.

Sie testen hardwareunabhängige Logik, indem Sie die Steuerungsabsicht von hardwarespezifischen Annahmen trennen und diese Absicht dann in einer Simulationsumgebung validieren, die E/A-Verhalten, Zeitvariationen und Fehlerreaktionen vor der Bereitstellung aufdeckt. Syntax allein reicht nicht aus. Die Bereitstellbarkeit ist der schwierigere Test.

Ein nützlicher Workflow besteht aus vier Teilen:

1. Erstellen der Steuerungslogik
2. Zuordnung zu generischen Tags und beobachtbaren Zuständen
3. Simulation von Prozessverhalten und Bedieneraktionen
4. Injektion anomaler Bedingungen und Überarbeitung der Logik

Hier wird OLLA Lab operativ nützlich. OLLA Lab ist keine vPLC-Laufzeitumgebung für die Werkshalle. Es ist ein browserbasierter Editor für Kontaktplan-Logik und eine Simulations-Sandbox, um die Validierungsarbeit zu üben, die durch Hardware-Lock-in oft verzögert wird.

Innerhalb dieser begrenzten Rolle unterstützt OLLA Lab einen hardwareunabhängigen Test-Workflow durch:

• einen webbasierten Kontaktplan-Editor zum Erstellen von Steuerungslogik im IEC-Stil,
• einen Simulationsmodus zum Ausführen und Stoppen von Logik ohne physische Hardware,
• ein Variablen-Panel zum Beobachten und Anpassen von Eingängen, Ausgängen, Tags, Analogwerten und PID-bezogenen Variablen,
• szenariobasiertes Anlagenverhalten, das den Kontaktplan-Zustand mit dem simulierten Maschinen- oder Prozesszustand verknüpft,
• 3D/WebXR/VR-Ansichten, wo verfügbar, zur Visualisierung der Logik gegenüber dem modellierten Anlagenverhalten.

Eine browserbasierte IDE ist hier aus einem einfachen Grund wichtig: Sie entfernt die Reibung proprietärer Umgebungen bei der frühen Validierung. Ingenieure können Ursache und Wirkung testen, bevor sie in den finalen Laufzeit-Stack gezwungen werden.

Was bedeutet „simulationsbereit“ in der Praxis?

„Simulationsbereit“ sollte operativ definiert werden, nicht dekorativ. Ein Ingenieur ist simulationsbereit, wenn er:

• die beabsichtigte Sequenz unter normalen Bedingungen nachweisen kann,
• E/A-Kausalität und interne Zustandsübergänge beobachten kann,
• diagnostizieren kann, warum die Logik unter einer anomalen Bedingung fehlgeschlagen ist,
• das Programm überarbeiten kann, um es gegen diese Bedingung abzusichern,
• und den Kontaktplan-Zustand vor der Live-Bereitstellung mit dem simulierten Anlagenzustand vergleichen kann.

Das ist die Unterscheidung, auf die es ankommt: Syntax versus Inbetriebnahmegeschick.

Wie passt OLLA Lab in diesen Workflow?

OLLA Lab passt in die Validierungs- und Übungsschicht. Es bietet Ingenieuren einen Ort, um:

• Kontaktplan-Logik zu erstellen, ohne auf proprietäre Hardware zu warten,
• Tags und Variablenänderungen in Echtzeit zu prüfen,
• diskretes, analoges und PID-bezogenes Verhalten zu testen,
• Fehler, Verriegelungen, Alarme und Sequenzübergänge zu üben,
• und zu dokumentieren, ob das simulierte Maschinenverhalten mit der beabsichtigten Steuerungsphilosophie übereinstimmt.

Das ist ein glaubwürdiger Anwendungsfall. Er ist auch bewusst begrenzt. OLLA Lab verleiht keine Zertifizierung, Standortkompetenz, SIL-Qualifikation oder Bereitstellungsgenehmigung durch Assoziation.

Das Hauptrisiko besteht darin, dass Legacy-Logik oft auf implizitem Determinismus einer spezifischen Controller-Plattform beruht. Wenn diese Logik in eine virtualisierte oder Edge-gehostete Umgebung umzieht, können Zeitannahmen, die zuvor unsichtbar waren, zu Fehlerpunkten werden.

Ein Legacy-Programm kann korrekt erscheinen, weil die ursprüngliche Hardware sich in einer hochgradig wiederholbaren Weise verhielt:

• das Scan-Timing war stabil,
• lokale E/A-Updates waren vorhersehbar,
• das Timer-Verhalten war konsistent mit der Plattform,
• und Sequenzübergänge erfolgten innerhalb eines engen Zeitfensters.

Eine vPLC- oder Edge-Architektur kann diese Bedingungen ändern. Die Logik mag in ihrer Absicht funktional korrekt sein, aber operativ fragil.

Häufige Gefahren bei der vPLC-Migration

#### Asynchrone E/A-Updates

Vernetzte Eingänge können unabhängig vom Controller-Scan aktualisiert werden. Dies kann Zustandsänderungen mitten im Zyklus oder zwischen erwarteten Übergängen erzeugen.

Typische Symptome sind:

• verpasste Flanken,
• doppelte Trigger,
• veraltete Freigabezustände,
• und unerwartet auslösende Sequenzzweige.

#### Timer-Drift und Timer-Interpretation

Software-emulierte Timer können sich anders verhalten als dedizierte Hardware-Zeitannahmen, insbesondere wenn die Scan-Variabilität zunimmt oder sich das Task-Scheduling ändert.

Das Problem ist nicht, dass Timer aufhören zu funktionieren. Das Problem ist, dass Ingenieure das Timer-Verhalten oft wie ein Naturgesetz behandeln und nicht wie ein Implementierungsdetail.

#### Race Conditions in Sequenzen und Verriegelungen

Race Conditions entstehen, wenn mehrere Ereignisse kurz hintereinander eintreffen und die Logik nicht so geschrieben wurde, dass die Reihenfolge sauber arbitriert wird.

Häufige Beispiele sind:

• Start- und Fehlerbedingungen, die im selben effektiven Zyklus eintreffen,
• Rückmeldungen, die eintreffen, nachdem ein Timeout-Zweig bereits einen Fehler verriegelt hat,
• Lead/Lag-Übergänge, die während einer verzögerten Statusaktualisierung auftreten,
• und Reset-Logik, die eine Auslösung löscht, bevor die zugrunde liegende Bedingung wirklich behoben ist.

#### Versteckte Hardware-Abhängigkeiten

Einige Legacy-Programme sind nur in der Theorie portabel, weil sie abhängen von:

• herstellerspezifischem Anweisungsverhalten,
• Annahmen zur Speicher-Remanenz,
• Eigenheiten der Ausführungsreihenfolge,
• oder eng gekoppelten Hardwarediagnosen.

Deshalb ist Migration nicht nur Kopieren und Einfügen. Es ist Neugestaltung unter Beobachtung.

Sie simulieren Zeitvariation, indem Sie gezielt die Bedingungen ändern, die die ursprüngliche Hardware stabil erscheinen ließen. Das Ziel ist es, versteckte Annahmen aufzudecken, bevor die Anlage dies für Sie tut.

In OLLA Lab bedeutet dies, den Simulationsmodus und die Variablensichtbarkeit zu nutzen, um zu testen, ob die Logik noch korrekt reagiert, wenn:

• ein Eingang später als erwartet wechselt,
• ein Rückmeldesignal ausfällt,
• ein Analogwert nahe einer Alarmschwelle oszilliert,
• eine Freigabe eintrifft, nachdem ein Sequenzschritt sie angefordert hat,
• oder ein timerbasierter Übergang durch variable Ereigniszeiten belastet wird.

Das Variablen-Panel ist hier besonders nützlich, da es die Beziehung zwischen Tags, Ausgängen, Analogwerten und Steuerungszustand an einem Ort sichtbar macht. Wenn der Maschinenzustand und der Kontaktplan-Zustand nicht übereinstimmen, ist diese Diskrepanz nicht kosmetisch. Es ist der Beginn eines Inbetriebnahme-Problems.

### Beispiel: hardwareunabhängige Entprell-Logik

Ein einfaches Entprell-Muster kann falsche Übergänge durch verzögerte oder verrauschte vernetzte Eingänge reduzieren.

Sprache: Kontaktplan / IEC 61131-3

XIC(Raw_Sensor_Input) TON(Debounce_Timer, 50ms) XIC(Debounce_Timer.DN) OTE(Validated_Sensor_State)

Dieses Muster löst nicht jedes Zeitproblem. Es löst eine spezifische Klasse von Problemen: transiente Eingangsinstabilität, die falsche Zustandsänderungen verursacht. Ingenieure müssen dennoch das Reset-Verhalten, Grenzfälle und Sequenzinteraktionen rund um den validierten Zustand verifizieren.

Das richtige Ergebnis ist ein kompakter Satz an Engineering-Nachweisen, keine Screenshot-Galerie. Screenshots beweisen nur, dass ein Bildschirm existierte. Sie beweisen nicht, dass die Logik irgendetwas Interessantes überstanden hat.

Verwenden Sie diese Struktur:

1) Systembeschreibung

Beschreiben Sie den Prozess oder die Maschine klar.

Beinhaltet:

• Anlagenumfang,
• Steuerungsziel,
• wichtige E/A,
• Sequenzübersicht,
• und relevante Verriegelungen oder Analogschleifen.

2) Operative Definition von „korrekt“

Definieren Sie, was korrektes Verhalten in beobachtbaren Begriffen bedeutet.

Beispiele:

• Motor startet nur, wenn alle Freigaben wahr sind,
• Transferpumpe stoppt innerhalb der definierten Fehlerlogik, wenn niedriger Saugdruck erkannt wird,
• Sequenzschritt schreitet nur voran, nachdem die Rückmeldung bestätigt wurde,
• PID-Ausgang bleibt bei normalen Störungen innerhalb der erwarteten Antwortgrenzen.

3) Kontaktplan-Logik und simulierter Anlagenzustand

Zeigen Sie sowohl die Steuerungslogik als auch die Anlagenreaktion.

Beinhaltet:

• wichtige Sprossen oder Funktionsbausteine,
• Tag-Mapping,
• simulierte Maschinen- oder Prozesszustände,
• und den erwarteten Ursache-Wirkungs-Pfad.

4) Der injizierte Fehlerfall

Führen Sie gezielt eine anomale Bedingung ein.

Beispiele:

• verzögerte Rückmeldung,
• ausgefallener Niveauschalter,
• verrauschte Lichtschranke,
• Analogsignal-Spitze,
• klemmende Ventilanzeige,
• oder netzwerkartige Latenz an einem entfernten Eingang.

5) Die vorgenommene Überarbeitung

Dokumentieren Sie die Logikänderung, die nach der Beobachtung des Fehlers vorgenommen wurde.

Beispiele:

• Entprell-Logik hinzugefügt,
• Zustandsbestätigung eingefügt,
• Timeout-Behandlung überarbeitet,
• Befehl von Rückmeldung getrennt,
• oder Alarm-Verriegelungsverhalten geändert.

6) Gelernte Lektionen

Geben Sie an, was der Test ergeben hat.

Gute Lektionen sind spezifisch:

• die ursprüngliche Logik nahm synchrone Rückmeldung an,
• timerbasierte Übergänge waren zu optimistisch,
• Analog-Alarmschwellen benötigten Hysterese,
• oder das Reset-Verhalten löschte Fehler, bevor der Prozess sicher war.

Diese Struktur ist nützlich für Schulungen, Design-Reviews und internen Wissenstransfer, da sie das Denken erfasst, nicht nur das Ergebnis.

Browserbasierte Validierung ist nützlich, weil sie vermeidbare Reibung aus dem frühen Proof-Zyklus entfernt. Ingenieure können Steuerungsabsicht, Sequenzverhalten und Fehlerreaktion testen, bevor knappe Hardwareressourcen zum Engpass werden.

Dies ist kein Argument gegen Hardware-in-the-Loop-Tests. HITL bleibt für die finale Validierung in vielen Projekten notwendig, insbesondere dort, wo Geräteintegration, Feldbusverhalten, Sicherheitsfunktionen und herstellerspezifische Laufzeitcharakteristika wichtig sind. Die Behauptung ist enger und praktischer:

• browserbasierte Validierung ist schneller für frühe Logikübungen,
• billiger für wiederholte Iterationen,
• einfacher teamübergreifend zu teilen,
• und besser geeignet, konzeptionelle Fehler aufzudecken, bevor plattformspezifische Tests beginnen.

Diese Reihenfolge ist wichtig. Finden Sie den Logikfehler in der Simulation, nicht während der Inbetriebnahme in der späten Phase.

Digitale Zwillinge helfen, wenn sie als verhaltensbasierte Testumgebungen genutzt werden und nicht als Prestige-Vokabular. In diesem Kontext bedeutet Validierung durch digitale Zwillinge, den erwarteten Steuerungseffekt mit einer realistischen virtuellen Repräsentation des Anlagen- oder Prozessverhaltens zu vergleichen.

Operativ kann dies beinhalten:

• Verifizierung, dass Kontaktplan-Ausgänge die beabsichtigte Maschinenreaktion erzeugen,
• Überprüfung des Sequenzfortschritts gegenüber dem simulierten Anlagenzustand,
• Beobachtung von Alarm- und Auslöseverhalten unter anomalen Bedingungen,
• Validierung von Analog/PID-Interaktionen gegenüber realistischen Prozessvariablen,
• und Bestätigung, dass Verriegelungen, Freigaben und Rückmeldesignale kohärent agieren.

Dies steht im Einklang mit der breiteren Literatur zu modellbasierter Validierung, virtueller Inbetriebnahme und simulationsgestütztem Engineering in industriellen Systemen. Die Datenbasis stützt im Allgemeinen eine begrenzte Behauptung: Simulation und virtuelle Inbetriebnahme können die Fehlererkennung früher im Lebenszyklus verbessern, das Integrationsrisiko in späten Phasen reduzieren und die Schulungsrealität verbessern, wenn die Modelle repräsentativ sind. Sie stützt nicht die Behauptung, dass ein digitaler Zwilling automatisch den Erfolg im Feld garantiert.

In OLLA Lab wird die Validierung durch digitale Zwillinge am besten als Übungsumgebung für Steuerungsverhalten verstanden. Ingenieure können Kontaktplan-Zustand, Variablenzustand und simulierten Anlagenzustand in einem Workflow vergleichen, wo viele versteckte Annahmen sichtbar werden.

Die relevanten Standards und Literatur konvergieren auf einem Prinzip: Wenn sich die Softwarearchitektur ändert, muss die Verifizierungsdisziplin expliziter werden.

Nützliche Referenzen sind:

• IEC 61131-3 für Struktur und Semantik von PLC-Programmiersprachen
• IEC 61508 für Prinzipien des funktionalen Sicherheitslebenszyklus und Erwartungen an Software-/systematische Integrität
• ISA-TR88 und ISA-18.2-bezogene Praktiken, wo Sequenzierung, Alarmverhalten und operative Klarheit in Paket- und Prozesssystemen aufeinandertreffen
• exida-Leitlinien und industrielle Sicherheitskommentare zu Softwareänderungen, Verifizierungsstrenge und Lebenszyklusnachweisen
• Forschungsliteratur in IFAC-PapersOnLine, Sensors und Manufacturing Letters zu virtueller Inbetriebnahme, digitalen Zwillingen und industrieller cyber-physischer Validierung

Eine sorgfältige Unterscheidung ist hier notwendig. OLLA Lab kann das Üben von Verriegelungen, Alarmen, Sequenzen und Fehlerlogik in einer simulierten Umgebung unterstützen. Es ist selbst kein Anspruch auf SIL-Konformität, funktionale Sicherheitszertifizierung oder den Abschluss eines validierten Sicherheitslebenszyklus. Simulation ist Unterstützung für Nachweise, keine regulatorische Absolution.

Ingenieure sollten Portabilitätsziele von Laufzeitannahmen trennen und dann die Logik unter Bedingungen validieren, die den tatsächlichen Fehlermodi der Zielarchitektur ähneln.

Eine disziplinierte Abfolge für den nächsten Schritt sieht so aus:

• Inventarisierung, wo die aktuelle Logik von herstellerspezifischem Verhalten abhängt,
• Identifizierung von Sequenzlogik, die eng synchrone E/A voraussetzt,
• Testen von Timern, Rückmeldungen und Resets unter verzögerten oder verrauschten Bedingungen,
• Dokumentation dessen, was „korrekt“ bedeutet, bevor die Simulation ausgeführt wird,
• Überarbeitung der Logik basierend auf beobachteten Fehlern,
• und erst dann Fortschreiten in Richtung hardwarespezifischer Integration und HITL-Tests.

Das ist der praktische Weg aus dem Hardware-Lock-in: bessere Trennung zwischen Logikabsicht und Plattformverhalten.

- Für Anbieter- und Dialektbeschränkungen bei der KI-gestützten Steuerungsentwicklung lesen Sie Vendor-Aware Agents: Bridging the Gap Between LLMs and Real PLCs. - Für einen tieferen Einblick in Scan-Zyklus-Annahmen und fragiles Kontaktplan-Verhalten lesen Sie Double-Coil Syndrome: Why Your AI Assistant Doesn't Understand Scan Cycles.

• Mehr darüber, wie Arbeitsdynamiken und Architekturverschiebungen das Steuerungstechnik-Engineering verändern, finden Sie in unserem Leitfaden zur Zukunft der Automatisierung.
• Um hardwareunabhängige Sequenzvalidierung direkt zu üben, öffnen Sie das Networked Conveyor-Preset in OLLA Lab.

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- IEC 61131-3: Programmierbare Steuerungen — Teil 3: Programmiersprachen - IEC 61508 Familie der funktionalen Sicherheitsstandards - NIST AI Risk Management Framework (AI RMF 1.0) - EU Industrie 5.0 Politik-Hintergrund - Digital Twin Übersicht (NIST)