So verhindern Sie PID-Aliasing in einer SPS mithilfe der Nyquist-Theorie und Scan-Zeit-Simulation

Um PID-Aliasing in der SPS-Prozessregelung zu verhindern, muss die Steuerung die Prozessvariable im Verhältnis zur höchsten relevanten Prozessfrequenz schnell genug abtasten. Ist die Zykluszeit zu langsam, kann die SPS das Prozessverhalten falsch darstellen, D- und I-Anteile verfälschen und den Regelkreis destabilisieren, sofern keine deterministische, periodische Task-Planung verwendet wird.

PID-Instabilität ist nicht immer ein Problem der Parametrierung. Manchmal ist der Regelkreis vernünftig eingestellt, aber die Steuerung tastet die Realität zu langsam ab, um sie korrekt abzubilden.

Diese Unterscheidung ist wichtig, da eine SPS ein zeitdiskretes System und kein kontinuierlicher Beobachter ist. Sie kennt den Prozess nur zum Zeitpunkt jedes Scans; alles, was zwischen den Scans geschieht, ist für den Algorithmus unsichtbar. In der Praxis bedeutet dies, dass ein Regelkreis in einem schnellen Softwaretest gut funktionieren kann, aber auf einer ausgelasteten Steuerung, deren Zykluszeit angestiegen ist, versagt. Der Code ist nicht fehlerhaft geworden; die Annahmen zur Abtastung sind es.

Während interner Benchmarks in der Simulationsumgebung OLLA Lab führte eine Erhöhung der virtuellen SPS-Zykluszeit von 10 ms auf 50 ms in einem Hochgeschwindigkeits-Druckregelungsszenario – bei gleichbleibender Prozessdynamik und Parametrierung – zu einem Anstieg des akkumulierten Integralfehlers um 42 %, bevor die stabile Regelung verloren ging. [Methodik: n=12 wiederholte Durchläufe einer Druckregelungsaufgabe, Basis-Vergleichswert = 10 ms Zykluszeit, Zeitfenster = 90 Sekunden pro Durchlauf.] Dies stützt die These: Allein die Verschlechterung der Zykluszeit kann einen schnellen Regelkreis materiell destabilisieren. Es beweist keine universelle Fehlerschwelle für alle PID-Anwendungen.

Das Nyquist-Shannon-Abtasttheorem besagt, dass ein abgetastetes System mindestens doppelt so schnell abtasten muss wie die höchste Frequenzkomponente, die es darstellen soll. In kompakter Form:

f_s ≥ 2 f_max

Wobei:

• f_s = Abtastfrequenz
• f_max = höchste relevante Signalfrequenz

In der SPS-Prozessregelung ist die praktische Übersetzung eindeutig: Die Zykluszeit fungiert als Abtastrate für jede Logik, die die Prozessvariable liest, die Stellgröße berechnet und den Ausgang aktualisiert.

Wenn ein Drucksignal eine relevante Variation bei 10 Hz aufweist, muss eine SPS mindestens mit 20 Hz abtasten, also alle 50 ms, um formales Aliasing zu vermeiden. Für eine brauchbare Regelungsleistung streben Ingenieure in der Regel eine wesentlich schnellere Ausführung als das absolute Nyquist-Minimum an. Detektion ist nicht dasselbe wie Regelungsqualität.

Warum ist das für einen PID-Regelkreis wichtig?

Ein PID-Regelkreis setzt voraus, dass die abgetastete Prozessvariable eine brauchbare Repräsentation des realen Prozesses ist. Wenn das Abtastintervall zu groß ist:

• können Spitzen verpasst werden,
• kann die scheinbare Schwingungsfrequenz verzerrt werden,
• kann der D-Anteil auf falsche Steigungen reagieren,
• kann der I-Anteil Fehler gegenüber einem falsch gelesenen Prozesszustand akkumulieren.

Das Ergebnis ist nicht nur verrauschte Regelung. Es kann mathematisch inkorrekte Regelung sein.

Häufige Symptome von Aliasing in SPS-basierten PID-Regelkreisen

- Phantomfrequenzen: Die Prozessvariable scheint mit einer niedrigeren Frequenz zu schwingen, als der physikalische Prozess tatsächlich enthält. - Erratisches D-Verhalten: Die berechnete Änderungsrate springt, weil die Steuerung spärliche Abtastpunkte mit der falschen Steigung verbindet. - Aktor-Flattern: Ventile, Klappen oder Antriebe reagieren auf abgetastete Verzerrungen statt auf das reale Prozessverhalten. - Unerklärliche Neu-Parametrierungszyklen: Ingenieure ändern ständig die Verstärkungsfaktoren, obwohl das zugrunde liegende Problem das Zeitverhalten der Ausführung ist, nicht die Aggressivität des Reglers.

Ein Regelkreis, der mysteriös temperamentvoll wirkt, ist oft nur unterabgetastet.

Eine SPS tastet den Prozess durch ihren Ausführungszyklus ab. Im Standardmodell sieht dieser Zyklus so aus:

1. Eingänge lesen
2. Logik ausführen
3. Ausgänge schreiben

Dieser Zyklus definiert das effektive Abtastintervall der Steuerung für die darin laufende Regellogik. Wenn die Zykluszeit 20 ms beträgt, tastet der Regelkreis effektiv mit 50 Hz ab. Wenn die Zykluszeit unter CPU-Last auf 80 ms ansteigt, sinkt die effektive Abtastrate auf 12,5 Hz.

Deshalb ist die Zykluszeit kein Detail der Hausverwaltung. Sie ist Teil des Regelungsentwurfs.

Warum ist die Drift der Zykluszeit wichtig?

Die Zykluszeit ist in einer kontinuierlichen Hauptaufgabe selten fix. Sie ändert sich durch:

• hinzugefügte Kontaktplan-Netzwerke,
• Kommunikations-Overhead,
• HMI-Abfragen,
• Datenprotokollierung,
• Alarmbehandlung,
• Bewegungs- oder Sequenzierungsaufgaben,
• Hintergrunddiagnosen.

Ein Regelkreis, der bei der Inbetriebnahme funktionierte, kann später degradieren, wenn das Projekt wächst. Das ist ein häufiges Muster in der Praxis: Die Logik der Phase 1 ist sauber, die Logik der Phase 3 ist funktionsvollständig, und die CPU wird stillschweigend Teil des Problems.

Kontinuierlicher Durchlauf versus periodische Task-Ausführung

IEC 61131-3 unterstützt Task-Modelle, die zwischen kontinuierlicher Ausführung und geplanter periodischer Ausführung unterscheiden. Für schnelle PID-Regelungen ist diese Unterscheidung nicht stilistisch. Sie ist architektonisch.

Ein PID-Aufruf in einer kontinuierlichen Hauptaufgabe kann mit einem variablen Δt ausgeführt werden, das sich mit der gesamten Programmlast ändert. Derselbe PID-Aufruf in einer periodischen 10-ms-Task kann mit einem deterministischen Δt für die I- und D-Berechnung ausgeführt werden.

Die Codezeile mag identisch aussehen. Der Ausführungskontext ist es nicht. In der Regelungstechnik ist identische Logik in der falschen Task immer noch falsch.

Der D-Anteil ist am anfälligsten, da er direkt von der Änderungsrate abhängt:

D ∝ Δe / Δt

Wobei:

• Δe = Änderung des Fehlers
• Δt = vergangene Zeit zwischen den Abtastungen

Wenn Δt zu groß ist, treten meist zwei Fehler auf:

In beiden Fällen wird das D-Verhalten unzuverlässig. Deshalb sagen viele Praktiker bei verrauschten oder schlecht abgetasteten Regelkreisen: „D steht für Gefahr“.

1. Der Regler verpasst die reale Änderung vollständig. Eine schnelle Störung tritt zwischen den Scans auf, und der D-Anteil sieht ihre tatsächliche Struktur nie.
2. Der Regler interpretiert spärliche Abtastwerte als steile, künstliche Steigung. Der Prozess änderte sich in Echtzeit allmählich, aber die SPS sieht nur zwei entfernte Punkte und berechnet eine große scheinbare Ableitung.

Was passiert mit dem Stellsignal?

Wenn das D-Verhalten ein abgetastetes Fehlerartefakt verstärkt, kann die Stellgröße:

• in Richtung Sättigung springen,
• zu aggressiv die Richtung umkehren,
• Schwingungen anregen statt sie zu dämpfen,
• den I-Anteil nach dem Ereignis in ein Erholungsverhalten zwingen.

Der Regelkreis wirkt dann schlecht parametriert, selbst wenn die Parameter für ein korrekt abgetastetes System vernünftig waren.

Beeinflusst eine langsame Zykluszeit auch den I-Anteil?

Ja. Das I-Verhalten ist weniger auffällig, aber auf Dauer oft genauso schädlich.

Wenn die Steuerung zu langsam abtastet, akkumuliert der I-Anteil Fehler über eine verzerrte Repräsentation des Prozesses. Das kann zu Folgendem führen:

• verzögerte Korrektur,
• Überschwingen nach Wahrnehmung einer langen Totzeit,
• Aufwinden (Windup) bei Aktorsättigung,
• träge Erholung nach Störungen.

Der D-Anteil versagt meist zuerst auf sichtbare Weise. Der I-Anteil hinterlässt oft das längerfristige Erholungsproblem.

Die kontinuierliche Hauptaufgabe ist bequem, aber Bequemlichkeit ist nicht dasselbe wie Determinismus. Schnelle Regelkreise benötigen ein festes und bekanntes Ausführungsintervall, damit die internen Zeitannahmen der Steuerung gültig bleiben.

Ein PID-Algorithmus bewertet nicht nur die Fehlergröße. Er bewertet den Fehler über die Zeit. Wenn sich diese Zeitbasis von Scan zu Scan ändert, werden sowohl die I- als auch die D-Berechnungen inkonsistent.

Was löst die deterministische, periodische Planung?

Eine periodische Task verbessert die Zuverlässigkeit der Regelung durch:

• ein festes Δt für die PID-Ausführung,
• vorhersehbares Timing für Regelkreis-Updates,
• reduzierte Empfindlichkeit gegenüber unverbundenem Programmwachstum,
• sauberere Trennung zwischen schneller Regelung und langsamerer Hausverwaltungslogik.

Dies ist die operative Unterscheidung:

- Kontinuierlicher Durchlauf: variables Timing, hohe Bequemlichkeit, schwacher Determinismus - Periodische Task: festes Timing, engerer Zweck, stärkere Regelungsintegrität

Für schnelle Regelkreise ist „es läuft meistens oft genug“ keine Regelungsstrategie.

Was sollte in periodische Tasks gelegt werden?

Als allgemeines technisches Muster sind periodische Tasks geeignet für:

• schnelle PID-Regelkreise,
• schnelle Analogwertverarbeitung,
• kritische Sequenzierungen mit engen Zeitannahmen,
• bewegungsnahe Regellogik,
• zeitempfindliche Fehlererkennung.

Weniger zeitkritische Logik kann in langsameren oder kontinuierlichen Tasks verbleiben:

• Berichterstattung,
• unkritische Alarmierung,
• Rezepturverwaltung,
• HMI-Unterstützung,
• Historian-Datenaustausch.

Es geht nicht darum, alles schnell zu machen. Es geht darum, die richtigen Dinge deterministisch zu machen.

PID-Aliasing präsentiert sich oft als Problem der Parametrierung, aber die Hinweise sind meist zeitbezogen. Der Regelkreis kann in einer Umgebung stabil und in einer anderen instabil erscheinen, ohne dass sich die Prozessphysik wesentlich geändert hat.

Indikatoren vor Ort, die auf Abtastfehler statt auf schlechte Verstärkung hindeuten

• Der Regelkreis verhält sich im Offline-Test korrekt, versagt aber auf der Produktions-SPS unter voller Programmlast.
• Die Schwingungsfrequenz im Trend entspricht nicht dem, was Instrumentierung oder Prozesswissen nahelegen.
• Das D-Verhalten wird erratisch, nachdem zusätzliche Logik, Kommunikation oder Visualisierungsfunktionen hinzugefügt wurden.
• Neu-Parametrierung hilft kurzzeitig, dann kehrt die Instabilität zurück, wenn sich die CPU-Last erneut ändert.
• Der Trend der Prozessvariablen sieht gestuft oder unnatürlich spärlich im Verhältnis zur bekannten Prozessgeschwindigkeit aus.

Eine nützliche Korrektur eines häufigen Missverständnisses

Aliasing ist nicht dasselbe wie gewöhnliches elektrisches Rauschen. Rauschen ist unerwünschter Signalinhalt. Aliasing ist ein Abtastartefakt, das entsteht, wenn die Steuerung ein Signal zu langsam beobachtet. Filtern kann bei Rauschen helfen. Es hebt das Abtasttheorem nicht auf.

Eine laufende Anlage ist ein schlechter Ort, um absichtlich Timing-Fehler zu erzeugen. Eine Steuerung, die mit Druck-, Durchfluss-, Temperatur- oder Dosieranlagen verbunden ist, absichtlich zu überlasten, ist keine seriöse Validierungsmethode.

Hier wird OLLA Lab operativ nützlich.

In OLLA Lab können Ingenieure Kontaktplan-Logik erstellen, sie in der Simulation ausführen, Live-E/A und Variablenzustände beobachten und das Verhalten gegen ein Digital-Twin-Szenario validieren, während sie die virtuelle SPS-Ausführungsgeschwindigkeit ändern. Im Scan-Zeit-Aliasing-Workflow bleibt die physikalische Simulation hochpräzise, während der Benutzer die Zykluszeit der Steuerung absichtlich drosselt, um zu beobachten, wann die Regelungsqualität degradiert.

Wofür der Scan-Zeit-Schieberegler da ist

Der Scan-Zeit-Schieberegler ist am besten als Werkzeug zur kontrollierten Fehlerinjektion für Zeitannahmen zu verstehen. Er ermöglicht dem Benutzer:

• die Prozessdynamik konstant zu halten,
• die Parameter konstant zu halten,
• die virtuelle SPS-Zykluszeit zu variieren,
• zu beobachten, wann die abgetastete Repräsentation vom simulierten Prozess abweicht,
• den Logikzustand, den E/A-Zustand und die Reaktion der Ausrüstung bei degradiertem Timing zu vergleichen.

Das ist eine begrenzte Produktaussage, keine universelle. OLLA Lab zertifiziert keine Feldkompetenz und ersetzt nicht die Inbetriebnahme vor Ort. Es bietet eine risikokontrollierte Umgebung, um risikoreiche Validierungsaufgaben zu proben, die auf Live-Ausrüstung teuer oder unsicher sein könnten.

### Operative Definition: Digital-Twin-Validierung

In diesem Kontext bedeutet Digital-Twin-Validierung, die Regellogik gegen ein realistisches simuliertes Ausrüstungsmodell zu testen und dabei zu beobachten, ob befohlene Stellgrößen, E/A-Übergänge und Prozesszustandsänderungen unter normalen und fehlerhaften Bedingungen kausal konsistent bleiben.

Eine nützliche Aliasing-Übung sollte das Timing als unabhängige Variable isolieren. Wenn sich Parametrierung, Prozessmodell und Störgrößenprofil gleichzeitig ändern, wird das Ergebnis eher anekdotisch als diagnostisch.

Empfohlener Testablauf

6. Beobachten und protokollieren Sie Folgendes:

• Trend der Prozessvariablen,
• Reaktion der Stellgröße,
• D-Spitzen,
• Integral-Akkumulation,
• Aktor-Flattern oder Sättigung,
• Diskrepanz zwischen Ausrüstungszustand und Erwartung der Steuerung.

1. Wählen Sie ein Prozessszenario mit schneller Reaktion. Druck-, Durchfluss- oder thermische Regelkreise mit geringer Trägheit sind bessere Demonstrationen als langsame Tankfüllstandbeispiele.
2. Erstellen oder laden Sie die PID-Logik. Halten Sie die Regelungsstruktur über alle Durchläufe hinweg fix.
3. Definieren Sie den Basis-Zustand. Beginnen Sie mit einer schnellen Zykluszeit, z. B. 5 ms oder 10 ms, und zeichnen Sie das stabile Verhalten auf.
4. Injizieren Sie eine wiederholbare Störung. Verwenden Sie für jeden Durchlauf denselben Sollwertsprung, dieselbe Laständerung oder Prozessstörung.
5. Erhöhen Sie die Zykluszeit schrittweise. Gehen Sie von 10 ms auf 20 ms, 50 ms, 100 ms und darüber hinaus, während andere Bedingungen konstant bleiben.
6. Verschieben Sie den Regelkreis in ein periodisches Task-Modell, falls im Übungsdesign verfügbar. Vergleichen Sie das Verhalten bei variablem Scan mit deterministischer Ausführung.

Worauf sollten Sie achten?

Achten Sie auf den Punkt, an dem die Steuerung aufhört, den Prozess getreu abzubilden. Diese Schwelle kann sich zeigen als:

• verzögerte Störungserkennung,
• falsche niederfrequente Schwingung,
• instabiler D-Ausgang,
• Überschwingen, das bei schnelleren Scans nicht vorhanden war,
• Erholungsverhalten, das zwischen identischen Durchläufen inkonsistent wird.

Die nützliche Lektion ist nicht, dass langsam immer schlecht ist. Die nützliche Lektion ist, welche Prozessdynamik welche Ausführungsdisziplin erfordert.

„Simulation-Ready“ sollte nicht bedeuten, nur mit einem Kontaktplan-Editor vertraut zu sein.

Operativ kann ein Simulation-Ready Ingenieur:

• beweisen, was „korrekt“ bedeutet, bevor die Bereitstellung erfolgt,
• Prozess- und Steuerungszustand gemeinsam beobachten,
• zeitbezogene Fehlermodi diagnostizieren,
• Fehler injizieren, ohne die kausale Rückverfolgbarkeit zu verlieren,
• Logik auf Basis von Beweisen überarbeiten,
• zeigen, warum die überarbeitete Logik robuster ist.

Für PID-Arbeiten beinhaltet Simulation-Ready-Verhalten die Überprüfung, dass:

• Annahmen zum Regelkreis-Timing explizit sind,
• die Abtastrate für die Prozessdynamik angemessen ist,
• dem D-Verhalten bei unterabgetasteten Daten nicht vertraut wird,
• periodische Task-Planung dort verwendet wird, wo Determinismus wichtig ist,
• die Fehlerreaktion kohärent bleibt, wenn das Timing degradiert.

Ein glaubwürdiges Regelungsportfolio ist ein kompakter Körper technischer Nachweise, kein Ordner mit attraktiven Trends ohne beigefügte Argumentation.

Verwenden Sie diese Struktur:

Geben Sie messbare Akzeptanzkriterien an: Einschwingzeit, Überschwingen, bleibende Regelabweichung, Aktor-Grenzwerte, Alarmverhalten und Fehlerreaktion.

Erklären Sie, was sich geändert hat: Task-Planung, Filterung, Verstärkungsanpassung, Anti-Windup-Logik, D-Verhalten oder Verriegelungslogik.

1. Systembeschreibung Definieren Sie Prozess, Aktor, Sensor, Task-Rate und Regelungsziel.
2. Operative Definition von „korrekt“
3. Logik und simulierter Ausrüstungszustand Zeigen Sie die Regellogik zusammen mit dem simulierten Maschinen- oder Prozessverhalten, das sie steuern soll.
4. Der injizierte Fehlerfall Dokumentieren Sie den Timing-Fehler, die Störung, die Sensoranomalie oder den CPU-Lastzustand, der eingeführt wurde.
5. Die vorgenommene Überarbeitung
6. Gelernte Lektionen Geben Sie an, was der Fehler enthüllt hat und welche Designregel nun daraus folgt.

Dieses Format ist stärker als eine Screenshot-Galerie, da es die Kausalität bewahrt.

Die Beziehung zwischen Abtastrate und Signaltreue ist grundlegend in der digitalen Regelungstheorie, keine produktspezifische Idee. Das Nyquist-Shannon-Abtasttheorem bleibt die relevante mathematische Basis für das Verständnis von Aliasing in abgetasteten Systemen.

IEC 61131-3 bietet den Programmier- und Task-Strukturierungsrahmen, innerhalb dessen das SPS-Ausführungs-Timing implementiert wird. Für sicherheitsrelevante Anwendungen und Anwendungen mit hohen Konsequenzen ist die breitere Disziplin des deterministischen Verhaltens, der Validierung und der begrenzten Fehlerreaktion konsistent mit den technischen Erwartungen, die in IEC 61508 und verwandten funktionalen Sicherheitspraktiken zu finden sind. Diese Standards reduzieren sich nicht auf „PID schnell ausführen“, aber sie verstärken einen größeren Punkt: Zeitannahmen müssen explizit, begründet und validiert sein.

Simulationsbasierte Validierung ist in der Industrie- und Regelungsliteratur ebenfalls gut unterstützt, insbesondere dort, wo Tests an Live-Systemen durch Sicherheit, Kosten oder betriebliche Kontinuität eingeschränkt sind. Die erforderliche Genauigkeit hängt von der Aufgabe ab. Für zeitkritische Regelkreisverhalten wird die Simulation erst dann nützlich, wenn sie die kausale Beziehung zwischen Prozessänderung, Steuerungsausführung und Ausgangsreaktion bewahrt.

PID-Aliasing ist ein Abtastfehler, bevor es ein Parametrierungsfehler ist. Wenn die SPS den Prozess nicht schnell genug abtastet, löst die Steuerung das falsche Problem mit ungerechtfertigtem Vertrauen.

Das praktische Heilmittel ist ebenso klar:

• passen Sie die Zykluszeit an die Prozessdynamik an,
• vermeiden Sie es, schnelle PID-Regelkreise in kontinuierlichen Durchläufen mit variabler Zeit zu platzieren,
• verwenden Sie deterministische, periodische Task-Planung,
• validieren Sie Zeitannahmen in der Simulation, bevor Sie Live-Ausrüstung berühren.

OLLA Lab passt in diesen Workflow als begrenzte Validierungsumgebung. Es ermöglicht Ingenieuren, den Teil zu proben, den reale Anlagen am wenigsten gerne für Bildungszwecke zur Verfügung stellen: kontrolliertes Versagen.

- Nyquist–Shannon sampling theorem overview (Encyclopaedia Britannica) - IEC 61131-3 programmable controller languages (overview) - Åström & Murray, Feedback Systems (free online text) - Skogestad (2003) Simple analytic PID tuning rules00062-8) - ISA resources for process control and PID